τ的跨越——从时间常数到芯片性能标尺

τ 原本是一个电路常数

在工程教科书里，τ 代表一阶 RC 电路的时间常数——系统达到最终值 63.2% 所需的时间。用更直白的话说：信号从一个地方传到另一个地方要多久，晶体管完成一次开关动作又要多久。τ 越小，响应越快。

这是通信工程里的常识。华为用这个符号来命名其新定律，是一种隐喻的回归：把芯片的评价标准，从「晶体管做得多小」拉回到「信号跑得多快」。

被悄悄藏起的那一半摩尔定律

过去半个多世纪，半导体产业对「芯片进步」的理解，几乎完全被一个空间叙事占据：把晶体管做小，同样面积里塞进更多电路，计算性能就变高了。这就是摩尔定律最流行的读法——每 18 个月晶体管数量翻一番。

但晶体管做小之后变强的理由，不只数量这一层。它还有一个更隐蔽的变化：电路切换会变快。

晶体管不是按下就立刻完成变化的理想开关。从 0 切到 1，或者从 1 切到 0，都需要给电路里的微小电容充放电。晶体管越小，需要搬动的电荷越少，电容越小，完成一次切换所需的时间就越短。

这套逻辑放在 τ 的框架里，恰好能解释过去 70 年半导体发展中被制程叙事掩盖的那一半真相：摩尔定律的空间维度（晶体管数量翻倍）只是半条腿，另一半是时间维度（τ 持续下降）。只是以前晶体管缩小的速度足够快，两条腿同时跑，没有人觉得有必要把 τ 单独拎出来。

制程：从物理量到厂牌

要让 τ 成为新标尺，必须先解释清楚旧标尺为什么不够用了。

制程这个概念，原教旨主义的意思是晶体管上栅极（gate）的长度——闸门越短，电流通道越短，同样尺寸下能塞下的晶体管越多，能耗也越低。但从 1995 年开始，栅极长度和制程数字之间就不再有一一对应关系了。到 14nm FinFET 成为主流后，芯片迭代几乎和把栅极做短没什么关系了。

我们说 10nm 比 14nm 先进，实际说的是 10nm 芯片的性能、功耗、成本比 14nm 有优势。只要数字变小之后芯片仍然符合摩尔定律的规律，它就算不再对应真实的物理量，也依然有参考价值。于是制程逐渐从栅极的物理长度，变成了一种厂牌——不同厂商的「3nm」是完全不同的东西。

三星 3GAP+ SF3 的晶体管密度是 190-195 MTr/mm²，台积电 N3P 做到 224，而英特尔直接把密度只有 143、本应叫 5nm 的工艺改名成了 Intel 3。制程已经是一把刻度磨损严重的尺子了。更棘手的是，7nm 以下「性能变强、功耗降低、成本下降」这三件事不再同步发生，制程缩小的收益从四面出击变成了一面独大。

τ 的四层折叠

τ 定律的核心主张：不再用空间（制程纳米数）衡量芯片进步，改用时间（τ）。芯片计算系统里的「时间浪费」分布在四个不同的层级上，每个层级都有自己对应的 τ。

第一层：晶体管 τ

晶体管从关到开、从开到关需要多久。这个 τ 由晶体管本身的寄生电容和电阻决定。过去制程缩小的同时自动降低了这个 τ，但以后单靠缩小晶体管来降 τ 会越来越难。替代方案包括优化晶体管沟道材料、改进栅极结构——手机公司们一直在做的「半代升级」大多是在这里抠。

第二层：电路 τ

信号从一个逻辑单元传到另一个逻辑单元需要多久。这取决于走线长度和互连的电阻电容。传统平面布局最远的两个逻辑单元可能隔着几百微米的铜线——信号在这段路上花掉的时间远大于晶体管本身的开关时间。

逻辑折叠（Logic Folding）解决的问题就在这里。

传统的 3D 堆叠是把已经做好的独立芯片叠起来，在两层之间打通有限的垂直连接（几万到几十万个）。逻辑折叠则是在设计单颗芯片的电路图时，就考虑到逻辑单元之间的垂直关系，把需要频繁通信的单元上下对准。它不是什么物理层面的「叠放」，而是电路逻辑关系上的重构——在两层 die 之间提供了约 5000 万个垂直连接，比 3D 封装高了两个数量级。

第三层：芯片 τ

数据在计算器与存储器之间搬运需要多久。存储器访问速度严重落后于处理器运算速度——这个「内存墙」问题是芯片级 τ 的最大来源。片上网络（NoC）、近存计算、统一内存架构——这些技术本质上是把搬运数据的物理距离缩短，降低芯片级的 τ。

第四层：系统 τ

多颗芯片之间通信需要多久。AI 场景下，训练和推理很少由一颗芯片独立完成，而是成百上千颗芯片一起协作。芯片之间的互联效率决定了系统的实际算力天花板。华为在 CloudMatrix 384 上展示过的 Hi-ONE 光互联和灵衢总线（Unify Bus），都是在压低系统级的 τ。

一层一层往上叠加，最终结论是：万物皆可 τ。从晶体管开关的皮秒级延迟，到数据中心跨芯片通信的微秒级延迟——τ 提供了一个在 12 个数量级范围内统一使用的优化标尺。这跟摩尔定律「只管晶体管数量翻倍」的视野宽度完全不同。

不是万能钥匙，是方法论

τ 定律不能替代 EUV 光刻机，不能让你凭空造出 3nm 晶体管。它提供的是一个回答「该往哪使劲」的框架。

不同场景下，τ 的瓶颈完全不同：

• 手机芯片最怕的不是峰值性能不够，而是功耗和发热压不住。所以手机要降低的 τ，是在有限功耗预算内让应用启动更快、系统响应更快。
• 汽车芯片面对的是自动驾驶的感知-判断-控制闭环。摄像头和激光雷达采集信息之后，芯片必须在几十毫秒内完成全部处理。这里的 τ 关键是传感器输入到车辆动作之间的总时间。
• AI 计算的场景是成百上千颗芯片协同工作。单颗芯片算力再强，如果芯片间互联跟不上，整体算力依然受限。这里的 τ 重点在于互联效率。

框架的意义，是在旧尺子失效后提供一个新坐标。芯片行业不会再回到「制程缩小→性能翻倍」的线性时代了，但「识别 τ 瓶颈→针对性优化→在制程不进步的前提下继续提升系统性能」这个循环是可持续的。

数字的验证

华为给这套方法论配了实物证据。麒麟 2026 的逻辑折叠工程样品，在主频上跑到了 3.1GHz，比 9030 Pro 提升了约 12%——幅度比 2023 年麒麟回归以来所有改进加起来还大。两层 die 间的 5000 万个垂直连接，是从前代 3D 封装的百倍量级跨越。

何庭波在 ISCAS 2026 上引用了一个更宏观的数字：从 2020 年到 2026 年，华为基于 τ 缩放的思路已经量产了 381 款芯片。这不是一个未来愿景——这是一个已经在运行的工厂。